Computer Fundamentals — MCQ Practice

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📚 2941 Questions 🌐 Hindi + English ✅ Free
भाषा / Language:
2941 questions
1651
EN + हिं Medium
GB Tomasulo's algorithm implements?
IN टोमासुलो का एल्गोरिदम लागू होता है?
A
Branch prediction शाखा की भविष्यवाणी
B
Out-of-order execution with register renaming to eliminate false dependencies झूठी निर्भरता को खत्म करने के लिए रजिस्टर नाम बदलने के साथ आउट-ऑफ-ऑर्डर निष्पादन
C
Cache management कैश प्रबंधन
D
Memory paging मेमोरी पेजिंग
✅ Correct Answer:
💡 Explanation / व्याख्या
Explanation (English) Tomasulo's algorithm uses reservation stations and register renaming for out-of-order instruction execution.
व्याख्या (हिन्दी) टोमासुलो का एल्गोरिदम आउट-ऑफ़-ऑर्डर निर्देश निष्पादन के लिए आरक्षण स्टेशनों और रजिस्टर नामकरण का उपयोग करता है।
1652
EN + हिं Medium
GB Register renaming eliminates which data hazard?
IN रजिस्टर का नाम बदलने से कौन सा डेटा खतरा समाप्त हो जाता है?
A
True dependency (RAW) सच्ची निर्भरता (RAW)
B
WAR and WAW hazards (false dependencies) युद्ध और WAW खतरे (झूठी निर्भरता)
C
Control hazards खतरों पर नियंत्रण रखें
D
Structural hazards संरचनात्मक खतरे
✅ Correct Answer:
💡 Explanation / व्याख्या
Explanation (English) Register renaming eliminates Write-After-Read (WAR) and Write-After-Write (WAW) false data hazards.
व्याख्या (हिन्दी) रजिस्टर का नाम बदलने से राइट-आफ्टर-रीड (WAR) और राइट-आफ्टर-राइट (WAW) गलत डेटा खतरे खत्म हो जाते हैं।
1653
EN + हिं Medium
GB Superscalar processor can issue how many instructions per clock?
IN सुपरस्केलर प्रोसेसर प्रति घड़ी कितने निर्देश जारी कर सकता है?
A
One एक
B
Multiple (2-8 per cycle) एकाधिक (2-8 प्रति चक्र)
C
Unlimited असीमित
D
Only one every two cycles प्रत्येक दो चक्रों में केवल एक
✅ Correct Answer:
💡 Explanation / व्याख्या
Explanation (English) Superscalar processors have multiple execution units and can issue and complete multiple instructions per clock cycle.
व्याख्या (हिन्दी) सुपरस्केलर प्रोसेसर में कई निष्पादन इकाइयाँ होती हैं और वे प्रति घड़ी चक्र में कई निर्देश जारी और पूरा कर सकते हैं।
1654
EN + हिं Medium
GB VLIW (Very Long Instruction Word) architecture?
IN वीएलआईडब्ल्यू (बहुत लंबा निर्देश शब्द) आर्किटेक्चर?
A
CPU finds parallelism dynamically सीपीयू गतिशील रूप से समानता पाता है
B
Compiler explicitly specifies multiple parallel operations in one wide instruction कंपाइलर एक विस्तृत निर्देश में कई समानांतर संचालन को स्पष्ट रूप से निर्दिष्ट करता है
C
Uses branch prediction शाखा भविष्यवाणी का उपयोग करता है
D
Is the same as RISC आरआईएससी के समान ही है
✅ Correct Answer:
💡 Explanation / व्याख्या
Explanation (English) VLIW moves the complexity of finding instruction-level parallelism from hardware to the compiler.
व्याख्या (हिन्दी) वीएलआईडब्ल्यू निर्देश-स्तरीय समानता खोजने की जटिलता को हार्डवेयर से कंपाइलर तक ले जाता है।
1655
EN + हिं Medium
GB Which processor feature reduces memory latency for pointer chasing?
IN कौन सा प्रोसेसर फीचर पॉइंटर चेज़िंग के लिए मेमोरी विलंबता को कम करता है?
A
Hardware prefetcher हार्डवेयर प्रीफ़ेचर
B
Software prefetch instruction सॉफ़्टवेयर प्रीफ़ेच अनुदेश
C
Both A and B ए और बी दोनों
D
No solution exists कोई समाधान मौजूद नहीं है
✅ Correct Answer:
💡 Explanation / व्याख्या
Explanation (English) Both hardware prefetchers and software prefetch instructions help hide memory latency for irregular access patterns.
व्याख्या (हिन्दी) हार्डवेयर प्रीफ़ेचर और सॉफ़्टवेयर प्रीफ़ेच निर्देश दोनों अनियमित एक्सेस पैटर्न के लिए मेमोरी विलंबता को छिपाने में मदद करते हैं।
1656
EN + हिं Medium
GB Power gating in processors?
IN प्रोसेसर में पावर गेटिंग?
A
Increases clock speed घड़ी की गति बढ़ाता है
B
Cuts power to unused circuit blocks to save energy ऊर्जा बचाने के लिए अप्रयुक्त सर्किट ब्लॉकों में बिजली काटता है
C
Increases power consumption बिजली की खपत बढ़ जाती है
D
Manages voltage वोल्टेज का प्रबंधन करता है
✅ Correct Answer:
💡 Explanation / व्याख्या
Explanation (English) Power gating completely removes power from idle circuit blocks, dramatically reducing leakage current.
व्याख्या (हिन्दी) पावर गेटिंग निष्क्रिय सर्किट ब्लॉकों से बिजली को पूरी तरह से हटा देता है, जिससे लीकेज करंट नाटकीय रूप से कम हो जाता है।
1657
EN + हिं Medium
GB DVFS (Dynamic Voltage and Frequency Scaling)?
IN डीवीएफएस (डायनामिक वोल्टेज और फ्रीक्वेंसी स्केलिंग)?
A
Fixes CPU at maximum speed सीपीयू को अधिकतम गति पर ठीक करता है
B
Adjusts CPU voltage and frequency based on workload to balance performance/power प्रदर्शन/शक्ति को संतुलित करने के लिए कार्यभार के आधार पर सीपीयू वोल्टेज और आवृत्ति को समायोजित करता है
C
Overclocks the CPU सीपीयू को ओवरक्लॉक करता है
D
Only manages RAM केवल RAM का प्रबंधन करता है
✅ Correct Answer:
💡 Explanation / व्याख्या
Explanation (English) DVFS dynamically lowers voltage and frequency for light workloads and raises them for demanding tasks.
व्याख्या (हिन्दी) डीवीएफएस हल्के कार्यभार के लिए वोल्टेज और आवृत्ति को गतिशील रूप से कम करता है और मांग वाले कार्यों के लिए उन्हें बढ़ाता है।
1658
EN + हिं Medium
GB Turbo Boost (Intel) / Precision Boost (AMD) allows CPUs to?
IN टर्बो बूस्ट (इंटेल) / प्रिसिजन बूस्ट (एएमडी) सीपीयू को इसकी अनुमति देता है?
A
Run at minimum speed न्यूनतम गति से दौड़ें
B
Temporarily exceed rated base clock when thermal/power headroom exists थर्मल/पावर हेडरूम मौजूद होने पर अस्थायी रूप से रेटेड बेस क्लॉक से अधिक हो जाएगा
C
Always run at TDP हमेशा टीडीपी पर चलें
D
Reduce core count कोर गिनती कम करें
✅ Correct Answer:
💡 Explanation / व्याख्या
Explanation (English) Turbo/Precision Boost temporarily increases clock speed above base when the CPU has thermal and power headroom.
व्याख्या (हिन्दी) जब सीपीयू में थर्मल और पावर हेडरूम होता है तो टर्बो/प्रिसिजन बूस्ट बेस से ऊपर क्लॉक स्पीड को अस्थायी रूप से बढ़ा देता है।
1659
EN + हिं Medium
GB Which instruction determines if two registers are equal (RISC-V)?
IN कौन सा निर्देश यह निर्धारित करता है कि दो रजिस्टर बराबर हैं (आरआईएससी-वी)?
A
BEQ बीईक्यू
B
BNE बीएनई
C
BEQZ BEQZ
D
XOR then BEQ XOR फिर BEQ
✅ Correct Answer:
💡 Explanation / व्याख्या
Explanation (English) BEQ (Branch if EQual) in RISC-V branches to target if two registers are equal.
व्याख्या (हिन्दी) यदि दो रजिस्टर समान हैं तो लक्ष्य करने के लिए आरआईएससी-वी शाखाओं में बीईक्यू (शाखा यदि ईक्वाल)।
1660
EN + हिं Medium
GB Load-Store architecture (RISC) means?
IN लोड-स्टोर आर्किटेक्चर (आरआईएससी) का मतलब है?
A
All instructions access memory सभी निर्देश मेमोरी तक पहुंचते हैं
B
Only LOAD and STORE instructions access memory — ALU operations use registers केवल LOAD और STORE निर्देश ही मेमोरी तक पहुंचते हैं - ALU संचालन रजिस्टरों का उपयोग करते हैं
C
Memory is in CPU मेमोरी CPU में होती है
D
No memory used कोई मेमोरी उपयोग नहीं की गई
✅ Correct Answer:
💡 Explanation / व्याख्या
Explanation (English) RISC load-store architecture requires data in registers for ALU operations; only LOAD/STORE access memory.
व्याख्या (हिन्दी) आरआईएससी लोड-स्टोर आर्किटेक्चर को एएलयू संचालन के लिए रजिस्टरों में डेटा की आवश्यकता होती है; केवल लोड/स्टोर एक्सेस मेमोरी।
1661
EN + हिं Medium
GB Which memory ordering is required by x86?
IN x86 के लिए कौन सी मेमोरी ऑर्डरिंग आवश्यक है?
A
Relaxed ढील
B
Total Store Order (TSO) — strong consistency guarantees कुल स्टोर ऑर्डर (टीएसओ) - मजबूत स्थिरता की गारंटी
C
Sequential consistency अनुक्रमिक संगति
D
No ordering कोई ऑर्डर नहीं
✅ Correct Answer:
💡 Explanation / व्याख्या
Explanation (English) x86 implements Total Store Order (TSO), a strong memory model where stores are seen in program order.
व्याख्या (हिन्दी) x86 टोटल स्टोर ऑर्डर (टीएसओ) को लागू करता है, एक मजबूत मेमोरी मॉडल जहां स्टोर को प्रोग्राम ऑर्डर में देखा जाता है।
1662
EN + हिं Medium
GB Memory fence/barrier instruction ensures?
IN मेमोरी फेंस/बैरियर अनुदेश सुनिश्चित करता है?
A
Cache flush कैश फ्लश
B
Memory operations before fence complete before those after fence बाड़ से पहले मेमोरी ऑपरेशन बाड़ के बाद से पहले पूरा हो जाता है
C
CPU pipeline flush सीपीयू पाइपलाइन फ्लश
D
Interrupt handling हैंडलिंग में बाधा डालना
✅ Correct Answer:
💡 Explanation / व्याख्या
Explanation (English) Memory fences (MFENCE, DMB) ensure ordering of memory operations across the barrier for multi-core consistency.
व्याख्या (हिन्दी) मेमोरी फेंस (एमएफईएनसीई, डीएमबी) मल्टी-कोर स्थिरता के लिए बैरियर के पार मेमोरी संचालन का क्रम सुनिश्चित करते हैं।
1663
EN + हिं Medium
GB Which C/C++ keyword prevents compiler reordering of memory operations?
IN कौन सा C/C++ कीवर्ड कंपाइलर को मेमोरी ऑपरेशंस को दोबारा व्यवस्थित करने से रोकता है?
A
register पंजीकरण करवाना
B
volatile परिवर्तनशील
C
static स्थिर
D
const कॉन्स्ट
✅ Correct Answer:
💡 Explanation / व्याख्या
Explanation (English) The volatile keyword tells the compiler not to optimize or reorder accesses to that variable.
व्याख्या (हिन्दी) अस्थिर कीवर्ड कंपाइलर को उस वेरिएबल तक पहुंच को अनुकूलित या पुन: व्यवस्थित नहीं करने के लिए कहता है।
1664
EN + हिं Medium
GB std::atomic in C++11 provides?
IN C++11 में std::atomic क्या प्रदान करता है?
A
Only thread-safe increment केवल थ्रेड-सुरक्षित वृद्धि
B
Lock-free thread-safe operations with specified memory ordering निर्दिष्ट मेमोरी ऑर्डरिंग के साथ लॉक-मुक्त थ्रेड-सुरक्षित संचालन
C
Automatic parallelization स्वचालित समानांतरीकरण
D
GPU programming जीपीयू प्रोग्रामिंग
✅ Correct Answer:
💡 Explanation / व्याख्या
Explanation (English) std::atomic provides lock-free thread-safe operations with explicit memory ordering control (seq_cst, acquire, release).
व्याख्या (हिन्दी) std::atomic स्पष्ट मेमोरी ऑर्डरिंग नियंत्रण (seq_cst, अधिग्रहण, रिलीज) के साथ लॉक-फ्री थ्रेड-सुरक्षित संचालन प्रदान करता है।
1665
EN + हिं Medium
GB Which microarchitecture technique hides memory latency?
IN कौन सी माइक्रोआर्किटेक्चर तकनीक मेमोरी विलंबता को छुपाती है?
A
Smaller cache छोटा कैश
B
Out-of-order execution with many in-flight memory operations कई इन-फ़्लाइट मेमोरी ऑपरेशंस के साथ आउट-ऑफ़-ऑर्डर निष्पादन
C
Faster clock तेज़ घड़ी
D
More registers अधिक रजिस्टर
✅ Correct Answer:
💡 Explanation / व्याख्या
Explanation (English) OoO execution keeps the CPU busy with independent instructions while waiting for cache misses to resolve.
व्याख्या (हिन्दी) ओओओ निष्पादन कैश मिस के समाधान की प्रतीक्षा करते समय सीपीयू को स्वतंत्र निर्देशों में व्यस्त रखता है।
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